你好，
我正在使用系统重置IC的参考，但我需要更长的延迟，我需要级联两个块，如附件所示。如果脉冲消失，我希望复位脉冲以保持所需的间隔。在仿真模式下，我注意到，根据附件中所示的设置，时间略高于3S。后续脉冲之间的实际时间约为3.4s。如果我增加时间，我担心这个错误会积累。是由于设计中的错误？我还没有编程芯片，此测试是仿真模式。谢谢！
附件：
设备：
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你好vmore，
你遇到的问题幸运的是非常可想的！如果您注意到，在延迟时间（典型）上有一个蓝色公式（（计数器数据+1）+变量）/时钟，其中“变量”在0到1之间。由于CNT0 / DLY0仅具有5的计数器值在您的设计中，这可能非常明显（最多一半）。
如果您正在增加整体延迟，则此错误不应该编译。但是，如果您想使这种偏差不如目前的重要意义，我建议将一些计数器数据从CNT6 / DLY6重新分配到CNT0 / DLY0。例如，CNT6 / DLY6值为50和CNT0 / DLY0值22的总体延迟，但错误误差。
我希望这有帮助！让我知道这种变化是否没有提高仿真，我将继续以任何方式帮助您的设计。
啊，我看。谢谢你的快速回复，我会玩这个问题。
你好！
我希望你能在这里再次帮助我。我注意到CNT5 / DLY5一旦带有EXT VDD的仿真或测试模式，就会产生脉冲。我不是很确定为什么触发，因为计数器没有真正击中他们的限制来触发脉冲。如何修改设计以确保这不会发生？如果我摆脱了我的剩余电路并只有一个拍摄触发器，我会看到它在仿真开始时触发，所以看起来我的其余部分不是一个设置这个单拍脉冲的一个。
编辑：当我选择外部VDD的测试模式时，此脉冲似乎异常高，即使选择测试模式也是如此。在范围上，它实际上看起来有一个微小的脉冲，然后是更长的脉冲。什么解释了这个？请参阅附图
你好vmore，
对于仿真配置，该脉冲与实际上有很大的机会与柜台无关。根据引脚，高级开发板可以将信号发送到GreenPak以配置您的设计。可以按微秒的顺序在示波器上看到该信号，这看起来像在更大的时间划分（如250ms）的时间内显示的脉冲。
One way to confirm whether this is the issue is to program a chip and run the simulation from the dev board in test mode. Since the configuration for the emulation isn't needed with a programmed IC this pulse shouldn't appear.
如果仿真器不是脉冲的原因，则单次脉冲后的去抖过滤器会阻止该脉冲。这可以通过使用另一个延迟电路来完成并将两个边缘延迟设置在高于错误脉冲的值，并且低于单次脉冲脉冲。
让我知道如果您需要进一步的帮助，我很乐意提供帮助！
嗨，亚历克斯，
所以我刚刚观察到这些脉冲仅在仿真/测试开始时显示在测试点（几乎每个测试点）上，而不是在扩展连接器上，这本身对我来说似乎很奇怪。如果我使用扩展连接器连接我的输出，则初始杂散脉冲不可见。
谢谢！
嗨vmore，
这是一个有希望的迹象，你看到的脉搏确实是配置GreenPak的仿真;仿真配置几乎遇到了每个PIN。如果您减少了“范围的时间段，您应该能够看到每个PIN的分开位。这将是一种快速证实这只是一种仿真脉冲而不是固有的方式。